|
|
|
|
|
|
|
|
|
|
|
|
» Metoda dekompozycji ukierunkowana na elementy XOR
|
|
ŁUKASZ ŁAWROCKI  DARIUSZ KANIA
Układy matrycowe (CPLD - Complex Programmable Logic Devices)
wraz z układami FPGA (Field Programmable Gate Array)
stanowią obecnie dwie najpopularniejsze grupy układów programowalnych.
Popularność układów CPLD związana jest przede
wszystkim z przewidywalnymi (stałymi) czasami propagacji sygnałów.
Rdzeniem obecnie dostępnych na rynku układów CPLD
jest struktura podobna do układów PAL (Programmable Array
Logic). Podstawową komórkę stanowi blok logiczny typu PAL, zawierający
pewną liczbę iloczynów (zazwyczaj od 3 do 8) dołączonych
do bramki sumy logicznej (rys. 1). Bloki logiczne układów
CPLD wyposaża się dodatkowo w: konfigurowalne przerzutniki,
różnego typu mechanizmy umożliwiające elastyczny rozdział iloczynów
do poszczególnych sum (programowalne rozdzielacze,
ekspandery itp.), wyjściowe bufory trójstanowe, bramki XOR.
Jednym z podstawowych problemów syntezy logicznej dedykowanej
dla struktur CPLD jest jak najlepsze wykorzystanie
iloczynów dostępnych w blokach logicznych. Rozrzutność
w gospodarowaniu blokami typu PAL może przełożyć się na
potrzebę wykorzystania większej struktury programowalnej.
To z kolei pociąga za sobą szereg problemów związanych
m.in. ze: wzrostem poboru prądu, sposobami odprowadzania
ciepła, czy zakłóceniami elektromagnetycznymi generowanymi
przez strukturę programowalną [6].
W przypadku układów CPLD oraz FPGA istota efektywnej
syntezy wiąże się bezpośrednio z dopasowaniem realizowanych
funkcji logicznych do architektury układu programowalnego.
Niezwykle ważnych elementem tego dopasowania
jest dekompozycja, która stanowi kluczowy element syntezy
logicznej [10, 11]. Istnieje wiele różnych sposobów rozwiązania
tego problemu. Możliwe jest opracowanie metod dekompozycji
bezpośrednio przeznaczonych dla układów CPLD
typu PAL [9] lub zaadoptowanie strategii wykorzystywanych
dotychczas tylko dla układów FPGA [8]. Tego typu podejścia
prowadzą do bardzo dobrych rozwiązań, ponieważ pozwalają
na odpowiednie wpaso[...]
więcej»
w zeszycie
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA 2011/2
|
|
|
» State minimization by means of incompatibility graph coloring
|
|
ROBERT CZERWIŃSKI DARIUSZ KANIA
The mathematical model of a sequential circuit is a Finite
State Machine (FSM). A Finite State Machine is generally
defined as a five-tuple: {X, Y, S, δ, λ}, where: X is a finite
input alphabet, Y is a finite output alphabet, S is a finite set
of states, δ is the transition function, and λ is the output
function. The transition function of an FSM determines the
next state of the automaton (S+), and the output function
determines outputs. The structure of the FSM is presented
in Fig. 1.
Internal states of an FSM are given mostly symbolic values.
FSMs can be represented by a State Transition Table
(STT). Every row of an STT corresponds to a transition between
two states of the machine. The rows are divided into
four columns corresponding to the primary inputs, present
states, next states, and primary outputs (the kiss format). The
rows of a STT are called symbolic implicants. An example of
a state transition graph, with a corresponding STT, is presented
in Fig. 2.
Fig. 1. The structure of an FSM
Rys. 1. Schemat blokowy układu sekwencyjnego
Fig. 2. A state transition graph and a corresponding STT
Rys. 2. Graf przejść automatu z odpowiadającą mu tablicą
przejść-wyjść
X Y
S
Clk
S+
s1
1/01
s2
0/10
0/11
1/00
1 s1 s1 01
0 s1 s2 11
0 s2 s2 10
1 s2 s1 00
S+ X S Y
Podsumowanie
W artykule przedstawiono układ sterowanego cyfrowo aktywnego
oscylatora harmonicznego, w którym jako elementy
inercyjne wykorzystano dwa popularne wzmacniacze operacyjne
TL081. Badania prezentowane w pracy motywowane
były potrzebą poszukiwania rozwiązań układowych dla
tego typu obwodów. Zaletą prezentowanego w pracy obwodu
jest zapewnienie możliwości cyfrowego przestrajania
jego parametrów (zarówno częstotliwości jak i amplitudy).
Układy projektowane w oparciu o prezentowaną w pracy
koncepcję teoretyczną m[...]
więcej»
w zeszycie
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA 2011/3
|
|
|
» Dekompozycyjna metoda kodowania stanów wewnętrznych automatu skończonego ukierunkowana na minimalizację mocy
|
|
Krzysztof KAJSTURA Dariusz KANIA
W artykule przedstawiono metodę kodowania stanów wewnętrznych automatów skończonych ukierunkowaną na minimalizację
poboru mocy. Zaproponowano algorytm bazujący na tworzeniu drzewa binarnego, którego węzły powstają na wskutek podziału automatu
skończonego. Przeprowadzone badania eksperymentalne wskazują, że proponowany algorytm prowadzi do zmniejszenia poboru mocy, jak również
zmniejszenia powierzchni układu w porównaniu do algorytmów kodowania już opracowanych.
Abstract. This paper presents a state assignment method oriented to reduction of power consumption in Finite State Machines. The proposed
algorithm is based on creating a binary tree whose nodes are created by sharing a finite state automaton. The experimental results show that the
proposed algorithm leads to the reduction in power consumption compared to the state encoding algorithms have already been developed. The
reducing of circuits' area is observed too. (A decomposition state assignment method of finite state machines oriented towards minimization
of power).
Słowa kluczowe: pobór mocy, kodowanie stanów, automat skończony.
Keywords: power dissipation, state assignment, finite state machine.
Wstęp
W ostatnim czasie obserwujemy dynamiczny rozwój
urządzeń mobilnych. Każdy z nas chciałby mieć długo
pracujący bez zewnętrznego zasilania przenośny komputer,
telefon komórkowy itp. Równocześnie pojawiają się coraz
większe problemy z odprowadzaniem ciepła, będącego
wynikiem pracy układów scalonych. W tej sytuacji
niezwykłego znaczenia nabiera umiejętność wytwarzania
układów cyfrowych zużywających jak niemniejszą ilość
energii.
Projektowanie układów energooszczędnych wiąże się
bezpośrednio z dwoma metodologiami działania. Pierwsza,
związana jest z ciągłym udoskonalaniem technologii
wytwarzania układów cyfrowych ukierunkowanym na
tworzenie struktur energooszczędnych. Wiąże się z nią
między innymi ciągła miniaturyzacja, obniżanie napięć
zasilania itp. Druga strategia, możliwa do [...]
więcej»
w zeszycie
PRZEGLĄD ELEKTROTECHNICZNY 2011/6
|
|
|
» BDD z atrybutem negacji w syntezie ukierunkowanej na elementy XOR
|
|
Dariusz Kania Adam Opara
Struktury matrycowe CPLD (ang. Complex Programmable Logic
Devices) stanowią jedną z grup układów programowalnych. Architektura
tych układów obejmuje programowalną matrycę połączeń
otoczoną na obrzeżach konfigurowalnymi komórkami logicznymi.
Charakterystycznym elementem komórki, występującym w większości
układów CPLD jest blok kombinacyjny podobny do struktury
PAL. Zawiera on pewną, stałą, czasami zmienną liczbę iloczynów
dołączonych do sumy. Tego typu blok zwykle nazywany jest
blokiem logicznym typu PAL. Blok ten występuje w większości dostępnych
obecnie na rynku układów CPLD. Struktury takie można
precyzyjnie nazwać układami CPLD typu PAL, w odróżnieniu od
drugiej, obecnie bardzo mało popularnej rodziny układów zwanych
układami CPLD typu PLA.
Charakterystycznym elementem bloków logicznych zawartych
w strukturach CPLD jest bramka XOR. Obecność tego elementu
może istotnie wpłynąć na efektywność syntezy, której nadrzędnym
celem jest minimalizacja liczby iloczynów. Obecność bramki
XOR pozwala na bezproblemową realizację funkcji z warunków
działania, bądź niedziałania, umożliwia negację wyrażeń, co bezpośrednio
wpływa na możliwość ograniczenia liczby iloczynów
niezbędnych do realizacji funkcji.
Uogólniona struktura bloku logicznego typu PAL z elementem
XOR przedstawiona jest na rys. 1.
Klasyczna metoda syntezy układów realizowanych w strukturach
CPLD typu PAL, przedstawiona między innymi w pracach
[1, 5] rozpoczyna się zwykle dwupoziomową minimalizacją wykonywaną
dla każdej funkcji oddzielnie, po której następuje etap
odwzorowania technologicznego zminimalizowanej postaci funkcji
w k-iloczynowych blokach logicznych typu PAL. W przypadku
funkcji, będących sumą p implikantów (p>k), zachodzi potrzeba
wykorzystywania większej liczby bloków poprzez wprowadzanie
sprzężeń zwrotnych zwiększających czas propagacji sygnału.
Tego typu metodologia jest powszechnie wykorzystywana w komercyjnych
systemach syntezy.
Znane są oczywiście od daw[...]
więcej»
w zeszycie
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA 2012/2
|
|
|
|
|
|
|
|
|
|
Strona 1
Następna strona »
|
Twój Profil
Twój koszyk
