profil Twój Profil
Kliknij, aby zalogować »
Jesteś odbiorcą prenumeraty plus
w wersji papierowej?

Oferujemy Ci dostęp do archiwalnych zeszytów prenumerowanych czasopism w wersji elektronicznej
AKTYWACJA DOSTĘPU! »

Twój koszyk
  Twój koszyk jest pusty

Czasowy dostęp?

zegar

To proste!

zobacz szczegóły
r e k l a m a
FAIL (the browser should render some flash content, not this).

ZAMÓW EZEMPLARZ PAPIEROWY!

baza zobacz szczegóły

Wyniki wyszukiwania

Wyniki 1-3 spośród 3 dla zapytania: authorDesc:"ALEXANDER BARKALOV"

» Implementacja skończonych automatów stanów do struktur FPGA z wielokrotnym kodowaniem stanów

Arkadiusz BUKOWIEC  Alexander BARKALOV  
Streszczenie. Przedstawiona metoda syntezy skończonych automatów stanów do struktur FPGA jest oparta o dekompozycję blokową i wielokrotne kodowanie. Stany automatu zostają podzielone na podzbiory i zakodowane oddzielnie w każdym z nich. Następnie stan jest dekodowany w układzie drugiego poziomu. Prowadzi to do realizacji układu logicznego automatu w strukturze dwupoziomowej. Rozwiązanie takie zapewnia zbalansowane wykorzystanie dostępnych zasobów sprzętowych w nowoczesnych układach FPGA. Abstract. The method of implementation into FPGAs of Mealy FSMs is proposed. Synthesis is based on the architectural decomposition and the multiple encoding. A set of states is divided into subsets based on a current state or a currently executed microinstruction. The state is decoded in the second-l[...] więcej»
w zeszycie PRZEGLĄD ELEKTROTECHNICZNY 2009/7


 

» Wielokrotne kodowanie stanów i mikroinstrukcji automatów implementowanych w strukturach FPGA

ARKADIUSZ BUKOWIEC  ALEXANDER BARKALOV  
Skończone automaty stanów Mealyego [1] stanowią jedną z popularniejszych metod projektowania jednostek sterujących, przez co mają szerokie zastosowanie w informatyce i elektronice. Obecne tendencje do implementacji całego systemu cyfrowego z wykorzystaniem jednego układu scalonego powoduje, że układy FPGA są bardzo często stosowane do jego realizacji [8,12]. Układy FPGA posiadają regularną strukturę i są zbudowane z dużej liczby małych bloków logicznych. Każdy taki blok zawiera przerzutnik typu D (DFF) i tablice LUT. Tablica ta może realizować dowolną funkcję logiczną [9]. Ograniczeniem jednak jest stosunkowo mała liczba wejść (do 6, typowo 4), jaką posiadają te tablice, z drugiej strony funkcje logiczne realizowane przez kombinacyjny układ automatu posiadają znacznie więcej [...] więcej»
w zeszycie ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA 2009/10


 

» Synthesis of Moore finite state machine with nonstandard presentation of state codes

Alexander BARKALOV  Larysa TITARENKO  Olena HEBDA  
The method is proposed for reduction of hardware amount in logic circuit of Moore finite state machine. The method is oriented on CPLD technology. It is based on representation of the next state code as a concatenation of codes for class of pseudoequivalent states and collection of microoperations. Such an approach allows elimination of dependence among states and microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized. An example of the proposed method application is given. Streszczenie. Zaproponowano metodę dla redukcje zasobów sprzętowych do implementacji automatu Moore'a. Zaproponowana metoda jest zorientowana na technologie CPLD. Bazuje ona na przedstawieniu następnego kodu stanu jako konkatenacji kodów klas stanów pseudorównoważnych i zbiorów mikrooperacji. Takie podejście pozwala usunąć zależność między stanami oraz mikrooperacjami. W rezultacie blok wejściowych funkcji pamięci i blok mikrooperacji są zoptymalizowane. W artykule przedstawiono także przykład zastosowania proponowanej metody. (Synteza skończonego automatu stanu typu Moore'a z niestandaryzowanym przedstawieniem kodów stanów). Keywords: Moore FSM, CPLD, pseudoequivalent states, PAL macrocells. Słowa kluczowe: automat typu Moore'a, CPLD, stany pseudorównoważne, makrokomórka PAL. Introduction The model of Moore finite state machine (FSM) [1] is often used during the digital control systems realization [2, 3]. The development of microelectronics has led to appearance of different programmable logic devices [4], one of which are CPLD (complex programmable logic devices) [6 - 7]. The base of CPLD is a macrocell PAL (programmable array logic), the cells are connected by the programmable array of interconnections. One of the important problems of FSM synthesis on CPLD is a minimization of macrocells’ number of its logical circuit. One of the ways to solve this problem is optimal states’ coding [2][...] więcej»
w zeszycie PRZEGLĄD ELEKTROTECHNICZNY 2010/9


 

 Strona 1 
r e k l a m a
FAIL (the browser should render some flash content, not this).