Twój Profil
Kliknij, aby zalogować »
Jesteś odbiorcą prenumeraty plus
w wersji papierowej?

Oferujemy Ci dostęp do archiwalnych zeszytów prenumerowanych czasopism w wersji elektronicznej
AKTYWACJA DOSTĘPU! »

Twój koszyk

Twój koszyk jest pusty

Czasowy dostęp?

To proste!

zobacz szczegóły

r e k l a m a

ZAMÓW EZEMPLARZ PAPIEROWY!

zobacz szczegóły

Wyniki wyszukiwania

Wyniki 1-1 spośród 1 dla zapytania: authorDesc:"Ireneusz BRZOZOWSKI"

» Low-power logic design based on gate driving way considering interconnections capacitances

Ireneusz BRZOZOWSKI

Andrzej KOS

This paper presents design method of low-power integrated circuits based on information on primary inputs vectors changes, considering interconnections in real chip. The tested chip was designed in CMOS AMS 0.35m technology. Taking advantage of gate driving way - the reason of a gate switching - two-level logic functions were synthesized. Previously developed design methods for low power synthesis have been modified. Now interconnection capacitance is evaluated and taken into consideration during logic synthesis. Post layout simulations were done for verification. Streszczenie. W artykule przedstawiono metodę projektowania cyfrowych układów scalonych o obniżonym poborze mocy z uwzględnieniem pojemności pasożytniczej połączeń między bramkami. Wykorzystano informacje o zmianie wektorów wejściowych układu oraz wektorów wejściowych bramek - prawdopodobieństwo sterowania bramki. Zaprojektowano układ scalony w technologii CMOS AMS 0.35m. (Prawdopodobieństwo sterowania bramek jako podstawa projektowania układów cyfrowych o obniżonym poborze mocy z uwzględnieniem pojemności pasożytniczej połączeń) Keywords: low-power logic design, interconnections, gate placement, chip design, gate driving way. Słowa kluczowe: układy cyfrowe o obniżonym poborze mocy, połączenia, rozmieszczanie bramek, projektowanie układów scalonych. Introduction Power consumption is one of major problems in today’s design of digital IC. Interconnections have strong influence on timing properties of circuits and also on amount of consumed energy. So, place and routing stage during design is more and more important. During years many methods for placing and routing were worked out, but development of submicron technology forces designers to modify existing methods and search new ones [1, 2]. In this paper authors present observations and remarks on interconnection influence on power consumption during a chip design. Authors intention was design of a chip [...] więcej»
w zeszycie PRZEGLĄD ELEKTROTECHNICZNY 2010/11a

KUP TERAZ » KUP TERAZ (SMS) »