Wyniki 1-2 spośród 2 dla zapytania: authorDesc:"PIOTR Z. WIECZOREK"

Wpływ wybranych parametrów konstrukcyjnych przerzutników na kształt odpowiedzi czasowej

Czytaj za darmo! »

Układy elektronicznych przerzutników i zatrzasków, stanowią wszechobecne elementy elektroniczne występujące w różnorodnych układach cyfrowych. Najczęściej współtworzą większe bloki w bardziej złożonych strukturach układów scalonych - rejestry w mikroprocesorach czy tzw. komórki w układach PLD itp. Tryb pracy przerzutników można najogólniej podzielić na pracę synchroniczną i asynchroniczną. Wniniejszej pracy przyjęto, iż układ zatrzasku, bądź przerzutnika posiada przynajmniej dwa wejścia, z których jedno jest wejściem zegarowym - synchronizującym, wpisującym dane, drugie wejście - wejście danych - służy zaś do podawania poziomu logicznego, który ma zostać zapisany przez przerzutnik bądź zatrzask w momencie wystąpienia aktywnego zbocza bądź stanu na wejściu zegarowym. Można powi[...]

Non-linear modeling of resolve time in D-latch circuits


  Metastable behavior of asynchronous digital circuits, such as D-latches, arbiters, is understood here as unavoidable increase of resolve time, when lead-in of data input change over change of clock signal is becoming small [1-3]. Since designers put limits on acceptable resolve time - the metastability phenomenon causes occasional circuit malfunction [3-5]. Mean time between failures (MTBF) is a commonly used measure of average time between such events [2]. There is a considerable practical interest in more accurate characterization of metastability in digital building blocks, since increased accuracy of resolve time and of MTBF estimates for digital systems might reduce design margins [1, 4, 2]. Circuit model of a D-latch circuit Two novel metastability models will be derived for a reference static D-latch circuit, consisting of two inverters and two transmission gates - as shown in Fig. 1. In Phase 1 the high clock (CLK) level makes the data transmission gate (DTG) pass the input data signal (DATA) to the input of the first inverter. In Phase 2 the low clock level turns DTG off, while the feedback transmission gate (FTG) becomes on. Closing the positive feedback loop (at time instance t0) starts regenerative process, which latches DATA input value. The time (tr) needed to resolve the state of the output Q (to logical “0" or “1") depends on the initial condition of the regenerative process, and so indirectly on the lead-in time δ of DATA over CLK signal [1, 6]. Typically the metastable behavior of flip-flops and latches is modeled with a linear circuit model with one capacitance [1, 7]. Fig. 2 depicts such a model with feedback loop (FTG) and data signal (DTG) switches added - to enable modeling the two phases of circuit operation (Fig. 1). Despite the model’s inaccuracy it has been used for over thirty years, either for resolve time prediction or MTBF calculati[...]

 Strona 1