Wyniki 1-4 spośród 4 dla zapytania: authorDesc:"ZBIGNIEW JAWORSKI"

Niskomocowy specjalizowany układ scalony do detekcji tachykardii z przeznaczeniem do wszczepialnych defibrylatorów

Czytaj za darmo! »

Wszczepialny kardiowerter-defibrylator (rządzenie takie jest nazywane dalej defibrylatorem) (ang. Implantable Cardioverter Defibrillator - ICD) jest urządzeniem elektronicznym ratującym życie u chorych, u których występują groźne dla życia zaburzenia rytmu serca [10]. Z chwilą stwierdzenia zagrażającego życiu zaburzenia ICD wysyła serie impulsów elektrycznych. Celem stymulacji jest przerwani[...]

12-bitowy przetwornik C/A w technologii CMOS 0,35 μm


  Przetworniki cyfrowo-analogowe (C/A) i analogowo-cyfrowe (A/C) są powszechnie wykorzystywane we współczesnym sprzęcie elektronicznym. Stanowią także nieodzowny element składowy mieszanych (analogowo-cyfrowych) układów scalonych. Prezentowany tu przetwornik został zaprojektowany jako element składowy prototypowego układu scalonego będącego implementacją cyklicznego przetwornika A/C wykorzystującego nową zasadę konwersji [1]. Układ zaprojektowany został w standardowym procesie technologicznym CMOS o wymiarze charakterystycznym 0,35 μm i napięciu zasilania 3,3 V. Jako metodę realizacji wybrano przetwornik równoległy ze skalowaniem prądów. Typowa implementacja takiego przetwornika (rys. 1) polega na zastosowaniu 2N tranzystorów o tych samych wymiarach, a następnie na połączeniu ich równolegle w grupy o licznościach od 2 N-1 do 20, które odpowiadają kolejno bitom od najbardziej do najmniej znaczącego. Każda grupa złożona z kilku jednostkowych luster prądowych wytwarza odpowiednią wielokrotność prądu referencyjnego, który zazwyczaj odpowiada prądowi najmniej znaczącego bitu. Przetworniki tego typu umożliwiają rezygnację z drabinek rezystancyjnych na rzecz tranzystorów. Podstawową wadą jest jednak większa złożoność projektu - odpowiednie połączenie 2N tranzystorów jest trudniejsze niż wykonanie drabinki R-2 R. Dodatkowo, przy większych rozdzielczościach liczba tranzystorów znacząco rośnie. Matryca luster prądowych osiąga wtedy wymiary liczone w milimetrach. Utrudnia to zachowanie powtarzalności ich parametrów (ze względu na lokalne rozrzuty produkcyjne), a to może ograniczać możliwą do uzyskania rozdzielczość. Dlatego w przypadku większych rozdzielczości stosuje się techniki segmentacji mające na celu ograniczenie liczby elementów. Polegają one na podziale przetwornika na mniejsze części (segmenty) przetwarzające wybrane zakresy wartości. Przetworniki takie nazywa się segmentowymi. Jedna z metod segmentacji polega na łączeni[...]

Projektowanie i analiza laboratoryjnego prototypu cyklicznego przetwornika A/C wykorzystującego nową zasadę konwersji

Czytaj za darmo! »

Celem artykułu jest przedstawienie zasad nowej koncepcji konwersji A/C opracowanej w Instytucie Systemów Elektronicznych PW, a także wyników doświadczalnej analizy prototypu zaprojektowanego wspólnie z Instytutem Mikroi Optoelektroniki PW inteligentnego cyklicznego przetwornika A/C realizowanego w technologii CMOS (AustriaMicrosystems C35B4, 0,35 µm). Inteligentne przetworniki cykliczne (IPC) należą do klasy przetworników iteracyjnych, które formują cyfrowe estymaty próbek sygnału wejściowego z wykorzystaniem estymat uformowanych w poprzednim cyklu konwersji. Ta klasa przetworników obejmuje wiele typów, m.in. przetworników aproksymacji wagowej, wielostopniowe, RSD (ang. Redundant Signed Digit), sigma-delta i kaskadowe [1-3]. Architektura części analogowej IPC jest podob[...]

SYSTEMY SCALONE - OD ZASTOSOWAŃ TRADYCYJNEJ TECHNOLOGII CMOS DO NAJNOWSZYCH KONCEPCJI FD-SOI ORAZ VESTIC DOI:10.15199/59.2015.4.108


  W artykule opisano w zarysie realizowane w Zakładzie Metod Projektowania w Mikroelektronice IMiO PW prace badawcze służące rozwojowi najnowszych technologii realizacji systemów scalonych. Przedstawiono wybrane projekty zrealizowane w tradycyjnej technologii CMOS związane z przestrzenią kosmiczną oraz potencjalne możliwości i dotychczasowe wyniki badań oraz prace w ramach rozpoczętego projektu dotyczącego technologii FD-SOI (Fully-Depleted SOI), a także nad rozwojem alternatywnej, nowatorskiej koncepcji technologii VeSTIC (Vertical-Slit Transistor based Integrated Circuit). 1. WSTĘP Od lat siedemdziesiątych zespół związany z Zakładem Metod Projektowania w Mikroelektronice w Instytucie Mikroelektroniki i Optoelektroniki Politechniki Warszawskiej (ZMPM IMiO PW) rozwija metodologię projektowania układów scalonych i narzędzia CAD, projektuje złożone cyfrowe i analogowe układy do niestandardowych zastosowań, a także prowadzi badania nad nowymi przyrządami i układami dla przyszłych generacji systemów mikroelektronicznych. Przykładami projektowania niebanalnych układów specjalizowanych w tradycyjnej, ale zaawansowanej technologii CMOS, są projekty związane z przestrzenią kosmiczną opisane w rozdziale 2. Rozwój technologii CMOS wytwarzania układów scalonych natrafia jednak na szereg barier i podtrzymanie jego tempa nazywanego prawem Moore’a staje się problematyczne w zakresie głęboko submikrometrowych wymiarów układów. W szczególności, poważnym ograniczeniem wydajności i skalowania stało się odprowadzanie ciepła: gęstość wydzielanej mocy rośnie potęgowo ze zwiększaniem skali integracji, a możliwości redukcji napięcia zasilania wyczerpują się; wzrasta też udział mocy statycznej w rozpraszaniu energii (już w przypadku wymiaru charakterystycznego technologii CMOS 45 nm może on stanowić nawet ok. 70% mocy całkowitej). Równocześnie procesy technologiczne są coraz bardziej kosztowne (bardziej złożone i wykorzystujące drogie ma[...]

 Strona 1