Wyniki 1-10 spośród 10 dla zapytania: authorDesc:"Szymon Szczęsny"

6-bitowy przetwornik C/A małej mocy w technice przełączanych prądów


  W dobie rozwoju układów cyfrowych analogowe odpowiedniki znajdują wciąż zastosowanie ze względu na fizyczne właściwości, które oferują projektantom (niskie pobory mocy, duża szybkość przetwarzania, niewielka zajętość powierzchni na chipie). Najczęściej tego typu układy stanowią fragment większego systemu mieszanego, zaopatrzonego w analogową część obliczeniową oraz interfejs cyfrowy. Architektura takiego systemu wymaga zastosowania przetworników cyfrowo-analogowych i analogowo-cyfrowych. W sytuacji, gdy część obliczeniową stanowią obwody wykonane w technice przełączanych prądów (SI), użycie przetworników dyktowane jest również fizycznymi właściwościami układów scalonych. Pojemności pasożytnicze padów (kilka aF na każdy μm2 powierzchni oraz kilkanaście aF na każdy μm obwodu bryły padu [1] dla standardowych technologii CMOS) uniemożliwają bezpośrednie połączenie ich z portami analogowych układów obliczeniowych działających z prędkością kilku MHz lub wyższą. Konieczne jest zastosowanie układów peryferyjnych działających w trybie napięciowym i przetwarzających sygnały użyteczne na tryb prądowy. Niniejszy artykuł prezentuje metodologię projektowania przetwornika cyfrowo-analogowego przeznaczonego do pracy z układami wykonanymi w technice przełączanych prądów. W pracy zaprezentowano ideowy schemat przetwornika oraz podejście bazujące na wykorzystaniu metody optymalizacji kierunkowej Hooke’a-Jeevesa do wyliczenia parametrów układu. Ponadto w projektowaniu przetworników kładzie się nacisk także na ograniczanie [...]

Optymalizacja banków filtrów z przełączanymi prądami dla technologii CMOS w nano-skali DOI:10.15199/48.2016.09.21

Czytaj za darmo! »

W artykule omówiono problem projektowania i optymalizowania układów analogowych pracujących w trybie przełączanych prądów. Technologia CMOS z tranzystorami o rozmiarach kanałów mniejszych niż kilka dziesiątek nm. jest wzięta pod uwagę. Zaprezentowano metodę optymalizacji charakterystyki częstotliwościowej z uwzględnieniem eliminacji zjawiska offsetu w odpowiedzi czasowej analogowych układów scalonych. Procedura projektowania bazuje na algorytmie Hooke'a-Jeeves'a zmodyfikowanym pod kątem optymalizacji dyskretnej. Wyniki przedstawiono dla pary filtrów piątego rzędu pracującej w trybie przełączanych prądów. Otrzymane rezultaty niemal całkowicie pokrywają się z charakterystykami idealnymi, świadcząc o skuteczności zaproponowanej metody optymalizacji. Abstract. In the paper the problem of design and optimization of analog circuits, operating in switched current mode, is described. The CMOS technology with transistors of channel dimensions smaller than several tens of nm is taking into account. A method to optimize the frequency response with regard to the offset elimination in the time response of analog integrated circuits is presented. The procedure is based on the Hooke- Jeeves algorithm modified for discrete optimization. The results are shown for a fifth-order filter pair operating in the switched current mode. The results almost completely coincide with the ideal frequency response, demonstrating the effectiveness of the proposed optimization methods. (Switched-current filter banks optimization for nano-scale CMOS technology). Słowa kluczowe: przełączane prądy (SI), para filtrów, algorytm Hooke'a-Jeeves'a, optymalizacja, nanoskala, układy CMOS, bank (zespół) filtrów, układy analogowe. Keywords: switched current(SI), filter pair, Hooke-Jeeves algorithm, optimization, nano-scale, CMOS circuits, filter bank, analog circuits. Wprowadzenie Rozwój nanometrowych procesów technologicznych CMOS przyniósł w ostatnich lat[...]

SI filter pair design with the use of topological analysis

Czytaj za darmo! »

The special role, because of its applications to image processing and telecommunication, play so called filter banks. The simplest method to design of filter banks is to realize them as independent two-port filters and to connect these filters to the common port in parallel or in series. Such an approach was developed at an early stage of ladder filter theory [1], in the case of so called filter pairs: the filter banks composed of two filters. The filter pair design is based on the transfer functions Hl(s), Hh(s), for low-pass and high-pass bands, respectively, described by: where: Ho(s), He(s) correspond to stable all-pass filters obtained on the basis of odd and even parts of denominator polynomials of a lattice LC filter [2]. Paradoxically, this property of a lattice two-p[...]

Design of elliptic filters with phase correction by using genetic algorithm

Czytaj za darmo! »

The paper presents a general algorithm of designing elliptic filters with phase correctors. The proposed algorithm uses a genetic solver to adjust the corrector's transfer function of an optimal order minimizing filter's nonlinearities and thus increasing the design immunity for signal distortion. The solution was implemented with Matlab environment and investigated using Matlab’s built-in functions as well as HSpice circuitry analysis. Streszczenie. W pracy przedstawiono ogólny algorytm projektowania filtrów eliptycznych z korektorami fazy. Zaproponowany algorytm wykorzystuje solver genetyczny celem dopasowania transmitancji stopnia korekcyjnego optymalnego rzędu minimalizując nieliniowości filtru i stąd zwiększając odporność struktury na zniekształcenia sygnału. Rozwiązanie zaimplementowano w środowisku Matlab i zbadano w oparciu o wbudowane funkcje pakietu Matlab, jak również o analizę obwodów narzędziem Hipice. (Wykorzystanie algorytmu genetycznego w projektowaniu filtrów eliptycznych z korekcją zniekształceń fazowych) Keywords: phase correction, genetic algorithm, elliptic filter. Słowa kluczowe: korekcja fazy, algorytm genetyczny, filtr eliptyczny. Introduction Elliptic filters are widely known for their relatively high selectivity combined with the ease of implementation in various techniques including both analogue and digital approaches. Structures derived from classical LC ladders have however substantial fault as we consider their phase response. Typical elliptic filter has usually phase nonlinearities which tends to increase with the filter's order as well as with the allowable passband ripple. In consequence, phase shift of particular signal being processed by the filter depends strongly on its frequency leading to signal distortions. The issue seems to be essential as we consider usage of the filter in cooperation with signal acquisition and amplification stages. Phase distortions are the essential problem in ma[...]

Generacja layoutu filtrów SI w strategii wierszowej

Czytaj za darmo! »

Artykuł przedstawia metodę automatyzacji projektowania layoutu filtrów SI w strategii wierszowej z wykorzystaniem języka AMPLE. W pracy opisano narzędzia, które w krótkim czasie pozwalają niezależnie od technologii uzyskać layout układu złożonego z integratorów i zwierciadeł prądowych. Zaproponowane zostaje podejście pozwalające redukować pobieraną przez układ moc i zajętość powierzchni chipu lub zwiększyć szybkość działania. Skuteczność metody zobrazowana jest na przykładzie pary filtrów SI zaprojektowanej w technologii TSMC 0,18μm. Abstract. The article introduces a method of design automation of an SI filter layout using the row strategy with the help of the AMPLE language. The work describes tools which, in short time and independently on the used technology, allow to obtain a layout of a circuit composed of integrators and current mirrors. The presented approach allows to minimise the power consumption, to reduce the chip area or to enhance the speed of the circuit. The efficiency of the method is illustrated with an SI filter pair example, designed in the TSMC 0,18μm technology. (Generation of SI filters layout using the row strategy). Słowa kluczowe: layout, filtr SI, układy analogowe, AMPLE, automatyzacja projektowania, strategia wierszowa. Keywords: layout, SI filter, analog circuits, AMPLE, automating the design process, row strategy. Wstęp Proces projektowania układów cyfrowych w ostatnich latach uległ znacznej automatyzacji, a uzyskanie gotowego układu wymaga coraz mniejszych nakładów czasu i wysiłku ze strony projektanta. W przypadku układów analogowych problem ten wciąż pozostaje nierozwiązany, dlatego pojawiają się liczne prace poświęcone tej tematyce [1, 2, 3]. Specyfika zagadnienia sprawia jednak, że bardzo trudno jest automatyzować poszczególne etapy projektowe. Jednym z takich etapów, który wiąże się ze szczególnym ryzykiem popełniania błędów przez projektanta, jest realizacja układu na chipie. Niemałym ma[...]

Genetic algorithms in gyrator-capacitor filters


  The ability of filtering the analogue signals is the working principle in variety of electronic devices. In general each passive filter is realized with a distinctive topology of elements like inductors, capacitors and resistors that produces a Single Input Single Output (SISO) system. The behaviour of the system may be then described with a transfer function. The most common way to approximate the transfer function of the filter is employing the approximation in Chebyshev or minimax sense [3]. This leads to a class of algorithms that are able to find the transfer function of a filter having a presumed attenuation and ripple amount. Such algorithms were proposed far before then the computer enhanced numerical analysis emerged for good [4]. The next step in such approach is to propose a topology capable of having a generic transfer function (i.e. derived by the properties of the elements and the connections between them) that may be compared to the mathematical model. The parameters for elements of the circuit with a given topology must be then choosen. Obiously it is essential to promote only these parameters that are technically feasible. The other thing is the spread between parameters’ values. Finally it is important to realize a circuit with the smallest number of applicable elements. This work is devoted to parameter fitting of elements forming a typical LC elliptic filters. In our approach the parameter fitting issue employs the genetic algorithm. This issue may be considered as a complementary solution for some papers dealing with digital filter fitting by using genetic algorithms [11]. The distinctive thing is that the genetic algorithm is used for parameter fitting at the design stage of the integrated circuit contrary to some solutions that assume the filter trimming after the filter structure was manufactured [9]. The following sections present the gyratorcapacitor modelling Then the details of our approach are [...]

2D DCT compression in the switched-current technique DOI:10.12915/pe.2014.09.26

Czytaj za darmo! »

The article presents a methodology for designing an analogue processor for a DCT compression using methods and strategies for designing digital circuits: the row strategy, a standard digital router and an automatic synthesis of architecture from its description in a VHDL-AMS language. The correctness of work of the topography has been verified with post-layout simulations of processing an exemplary image in the compressing task, using the discrete cosine transform. The quality of processing has been compared with other solutions available in literature by calculating the PSNR and Accuracy coefficients for the processed image. The article also presents changes of the PSNR coefficient depending on the level of the applied compression. Streszczenie. W artykule zaprezentowana została metodologia projektowania analogowego procesora kompresji DCT z wykorzystaniem metod i strategii projektowania układów cyfrowych: strategii wierszowej, standardowego cyfrowego routera oraz metod automatycznej syntezy architektury z jej opisu w języku VHDL-AMS. Poprawność działania topografii zweryfikowana została symulacjami post-layoutowymi procesu przetwarzania przykładowego obrazu w zadaniu jego kompresji za pomocą dyskretnej transformaty kosinusowej. Jakość przetwarzania porównana została z innymi rozwiązaniami dostępnymi w literaturze poprzez wyliczenie współczynników PSNR oraz Accuracy dla przetworzonego obrazu. W artykule zaprezentowano również zmiany współczynnika PSNR w zależności od stopnia zastosowanej kompresji. (Kompresja dwuwymiarowa DCT w technice przełączanych prądów). Keywords: DCT compression, switched-current technique, layout synthesis, layout design automation, image processing, data compression. Słowa kluczowe: kompresja DCT, technika przełączanych prądów, synteza layoutu, automatyzacja projektowania layoutu, przetwarzanie obrazu, kompresja danych. doi:10.12915/pe.2014.09.26 Introduction The trend for miniaturisation of electronic devices a[...]

FPAA Accelerator for Machine Vision systems DOI:10.15199/48.2015.09.48

Czytaj za darmo! »

This article presents a proposition of an FPAA-type programmable accelerator for image preprocessing. The structure of the accelerator is modelled basing on CPLD digital circuits. The innovation here - is using the current mode, which makes it possible to implement the accelerator in nanometre technologies. Another original solution proposed in the work is a reconfigurable multi-output current mirror. The article describes the hardware layer and a method for programming it. An implementation of an RGB-to-YCrCb colour space converter is presented. Moreover physical parameters obtained in post-layout simulations are presented as well. The solution can be used as a standalone programmable circuit or as an IPcore for a larger analogue-digital system. Streszczenie. W artykule przedstawiono propozycję programowalnego akceleratora typu FPAA do wstępnej obróbki obrazu. Struktura akceleratora wzorowana jest na cyfrowych układach CPLD. Innowacyjność polega na wykorzystaniu trybu prądowego, co umożliwia realizację akceleratora w technologiach nanometrowych. Kolejnym oryginalnym rozwiązaniem zaproponowanym w pracy jest rekonfigurowalne wielowyjściowe zwierciadło prądowe. W artykule omówiono warstwę sprzętową oraz metodę jej programowania. Zaprezentowano implementację konwertera przestrzeni barw RGB do YCrCb w akceleratorze i przedstawiono parametry fizyczne uzyskane w symulacjach post-layoutowych. Rozwiązanie może być wykorzystane jako samodzielny układ programowalny lub IP-core większego systemu analogowo-cyfrowego. (Akcelerator FPAA dla systemów wizyjnych). Keywords: reconfigurable circuit, colour space converter, hardware acceleration, vision system, FPAA, RGB, YcrCb. Słowa kluczowe: układ rekonfigurowalny, konwerter przestrzeni barw, akceleracja sprzętowa, system wizyjny, FPAA, RGB, YCrCb. Introduction The market of digital circuits was revolutionised in the 80s with the introduction of the FPGA-type reconfigurable circuits. Implementations of th[...]

EDA tools for designing ΣΔ modulators working in the currentmode DOI:10.15199/48.2016.09.20

Czytaj za darmo! »

The article presents original tools for automating designing sigma-delta modulators working in the current mode. The solution makes it possible to optimize any modulator structure, to verify the compliance of the project with technological rules and to automate designing the layout of the circuit. The tools are compatible with popular design environments for CMOS circuits and with languages for describing circuit architectures. The proposed solution offers the designer the freedom of defining parameters expected of the modulator. The final result of the design process is a modulator topography obtained in a fully automated way and ready for fabrication. The effectiveness of the tools is demonstrated with an example of a modulator based on a current-to-frequency converter. The result of the design process was an SNDR coefficient equal to 76dB and the Walden’s FoM equal to 616fj/step for 20kHz bandwidth. Streszczenie. W artykule zaprezentowano autorskie narzędzia służące automatyzacji projektowania modulatorów sigma-delta pracujących w trybie prądowym. Przedstawione rozwiązanie umożliwia optymalizację dowolnej struktury modulatora, weryfikację zgodności projektu z regułami technologicznymi oraz automatyzację projektowania layoutu układu. Narzędzia zgodne są z popularnymi środowiskami projektowania układów CMOS oraz językami opisu architektury układów. Zaproponowane rozwiązanie oferuje projektantowi swobodę definiowania oczekiwanych parametrów modulatora, a finalnym rezultatem procesu projektowego jest w pełni automatycznie uzyskana topografia modulatora nadająca się do fabrykacji. Skuteczność narzędzi zademonstrownao na przykładzie modulatora bazującego na przetworniku prąd-częstotliwość. W wyniku procesu projektowego uzyskano współczynnik PSNR równy 76dB oraz Walden’s FoM równy 616fj/step dla pasma 20 kHz. (Narzędzia służące automatyzacji projektowania modulatorów sigma-delta). Keywords: sigma-delta, EDA, design automation, curren[...]

ADC z w pełni różnicowym integratorem w trybie prądowym DOI:10.15199/48.2018.09.05

Czytaj za darmo! »

Współczesne standardowe cyfrowe technologie CMOS pozwalają na realizację ADC o kilkubitowej rozdzielczości. Kilkunastobitowa rozdzielczość jest uzyskiwana jedynie dzięki przetwarzaniu potokowemu. W tej pracy pokazana jest możliwość uzyskania kilkubitowej rozdzielczości w przetworniku z integratorem pracującym w trybie prądowym. Dodatkową zaletą pracy układów analogowych w trybie prądowym jest ich zasilanie standardowym napięciem, typowym dla całego układu cyfrowego. Konieczność zwiększania napięcia zasilającego ponad standardowe bywa nie do uniknięcia dla układów pracujących w trybie napięciowym, szczególnie w przypadku ich realizacji jako układów CMOS w nanoskali [1]. Rys. 1: Sprzętowa implementacja algorytmicznego ADC Przetwornik algorytmiczny ADC Powszechnie znany algorytm przekształcania danej liczby do postaci dwójkowej polega na dzieleniu w kolejnych krokach, zadanej liczby przez 2. Bity otrzymujemy jako reszty z dzieleń. Główną wadą tego algorytmu jest zmniejszanie się próbkowanego sygnału w kolejnych krokach, np. dla liczby 10-cio bitowej ostatnia wartość jest mniejsza 1024 razy od początkowej. Modyfikacja tego algorytmu polega na mnożeniu próbkowanego sygnału S przez 2 i odejmowaniu wartości odniesienia (ang. reference) R. Jeśli w danym kroku wynik z komparatora jest dodatni to bit jest 1 i na wejście układu mnożącego podawany jest sygnał resztkowy celem obliczenia kolejnego bitu. Jeśli wynik z komparatora jest ujemny, to bit jest 0, a na wejście układu mnożącego jest podawany sygnał z nieodjętym R. Implementacja tego algorytmu jest przedstawiona na rys.1, w którym układ złożony z dwóch TG spełnia rolę jednobitowego DAC. Konieczna dla przetwarzania liczba okresów zegara jest równa liczbie bitów przetwornika. Następna próbka sygnału S może być przetwarzana po upływie tego czasu. Jednak jeśli sygnały resztkowe zostaną podane na następne identyczne układy jak na rys.1, wówczas wynik uzyskiwany jest w jednym okres[...]

 Strona 1