Wyniki 1-10 spośród 10 dla zapytania: authorDesc:"Mariusz Rawski"

Nowe metody sprzętowo-programowego przetwarzania sygnałów i obrazów dla potrzeb systemów informacyjnych

Czytaj za darmo! »

W dniu 15 stycznia 2005 r. Polska i Singapur podpisały porozumienie: Memorandum of Understanding, w którym Ministerstwo Nauki i Informatyzacji oraz singapurska Agency for Science, Technology and Research A*STAR zadeklarowały realizację wspólnych projektów badawczych. Następnie ogłoszono konkurs polskosingapurski dotyczący współpracy naukowo-technicznej Singapore- Poland Science & Technology Co-operation. Zgłoszenia można było nadsyłać do 31 grudnia 2005 r. i w efekcie 17 sierpnia 2006 roku w Singapurze na specjalnym posiedzeniu Polsko-Singapurskiego Komitetu Sterującego wyłoniono ostatecznie do finansowania i realizacji listę 8 wspólnych projektów badawczych. Na osiem grantów - dwa przypadły Wydziałowi Elektroniki i Technik Informacyjnych Politechniki Warszawskiej. Jeden z nich to: Nowe metody sprzętowo-programowego przetwarzania sygnałów i obrazów dla potrzeb systemów informacyjnych (Novel digital signal and image processing software and hardware for information systems), którego inicjatorem, a następnie kierownikiem był prof. dr. hab. inż. Tadeusz Łuba. Tematyka badawcza grantu1) powierzonego Zakładowi Podstaw Telekomunikacji koncentrowała się wokół zagadnień cyfrowego przetwarzania sygnałów i obrazów, ze szczególnym uwzględnieniem realizacji sprzętowych. Powszechnie wiadomo, że błyskawiczny rozwój cyfrowego przetwarzania sygnałów i obrazów zyskał ostatnio dodatkowy czynnik przyspieszający, jakim jest rozwój technologii układów scalonych VLSI (Very Large Scale of Integration), a w szczególności układów programowalnych przez użytkownika FPLD (Field Programmable Logic Devices). Jednak pełne wykorzystanie wszystkich możliwości, jakie zapewniają najnowsze struktury VLSI, wymaga nowych metod syntezy - lepiej przystosowanych do typowych "wąskich gardeł" struktur VLSI. Należą do nich przede wszystkim trudności wynikające z ogromnej gęstości upakowania elementów logicznych, których rezultatem są bariery: połączeń, wyprowadzeń, moc[...]

FPGA implementation of feature extraction algorithm for speaker verification

Czytaj za darmo! »

Biometric systems are usually implemented on personal computers equipped with high-performance microprocessors. This is because of the computation complexity of applied algorithms, as well as their high confidential levels of security. General purpose processors contain floating-point units able to carry out millions of operations per second at frequencies in the GHz range, what allows to resolve the complex algorithms in just a few hundred of milliseconds. However, in the low-cost consumer market, such factors as price, power consumption and size determine the viability of a product. Since the main drawback of microprocessors based systems are the cost, and the necessary space required to incorporate their external associated peripherals, the use of an FPGA (Field Programmable Gate Array) becomes a suited way to implement systems that require a high computational capability at affordable prices. Additionally the FPGA allows to divide and implement algorithm as parallel parts, what allows to perform computations at lower operational circuit frequency which requires less power consumption. FPGA circuits can be programmed by the user and adapted to perform the particular task. Term “programming" in case of a FPGA architecture means changing interconnections in its internal structure and can be repeated many times. This mechanism that allows for FPGA programming on the one hand decreases operating frequency of FPGA chip in comparison to ASIC, on the other hand provides the possibility to tune-up the system to the specific parameters of implemented algorithm. The speaker identification problem can be roughly divided into two issues: speech analysis (feature extraction) and classification. Feature extraction methods are responsible for reducing the resources required to describe speech samples accurately. In case of speech analysis various digital signal processing (DSP) algorithms are used to detect desired features of s[...]

Application of Modified Distributed Arithmetic Concept in FIR Filter Implementations Targeted at Heterogeneous FPGAs

Czytaj za darmo! »

Distributed arithmetic is a very efficient method for implementing digital FIR filters in FPGA structures. In this approach general purpose multipliers of traditional MAC implementations are replaced by combinational LUT blocks. Since LUT blocks can be of considerable size thus, the quality of digital filter implementation highly depends on efficiency of logic synthesis algorithm that maps it into FPGA resources. Modern FPGAs have heterogeneous structure, there is a need for quality algorithms to target these structures and the need for flexible architecture exploration aiding in appropriate mapping. The paper presents an application of modified distributed arithmetic concept that allows for very efficient implementation of FIR filters in heterogeneous FPGA architectures. Streszczenie. Arytmetyka rozproszona jest bardzo wydajną metodą implementacji filtrów SOI w układach FPGA. Pozwala na zastąpienie kosztowych układów mnożących tablicami prawdy (LUT). Dla filtrów wysokich rzędów tablice LUT osiągają wielkie rozmiary, dlatego jakość implementacji filtru zależy głównie od jakości dekompozycji tej tablicy. Artykuł przedstawia nową metodę dekompozycji tablic LUT filtrów SOI dedykowaną do heterogenicznych stukrur rekonfigurowalnych. (Zastosowanie metody zmodyfikowanej arytmetyki rozproszonej do implementacji filtrów SOI w heterogenicznych układach FPGA). Keywords: modified distributed arithmetic, FIR filters, heterogeneous programmable structures, logic synthesis. Słowa kluczowe: zmodyfikowana arytmetyka rozproszona, filtry SOI, heterogeniczne struktury programowalna, synteza logiczna. Introduction Digital Signal Processing (DSP), thanks to explosive growth in wired and wireless networks and in multimedia, represents one of the hottest areas in electronics. The applications of DSP continue to expand, driven by trends such as the increased use of video and still images and the demand for increasingly reconfigurable systems such as Software De[...]

Przegląd algorytmów kryptograficznych pod względem realizacji sprzętowego koprocesora do zastosowań mobilnych DOI:10.15199/59.2016.11.8


  Dokonano przeglądu algorytmów kryptograficznych typu lightweight, uznawanych powszechnie za bezpieczne, a także ich oceny pod względem realizacji koprocesora kryptograficznego w strukturach programowalnych. Słowa kluczowe: algorytmy kryptograficzne, lightweight, koprocesor kryptograficzny, struktury programowalne Realizacja koprocesora kryptograficznego, który będzie w stanie zapewnić odpowiedni poziom bezpieczeństwa, jest zadaniem niełatwym. Już sam wybór algorytmów, które będą w stanie zagwarantować ochronę przetwarzanych informacji na odpowiednim poziomie, jest trudny. Jest to spowodowane nie tylko ich dużą liczbą, ale także faktem istnienia różnych trybów pracy algorytmów kryptograficznych oraz możliwości realizacji algorytmów w strukturach programowalnych w różnych architekturach - iteracyjnej, potokowej, mieszanej lub kombinacyjnej. Dodatkowo projektant będzie musiał podjąć szereg decyzji wpływających na takie parametry projektowanego koprocesora, jak wydajność, pobór mocy czy odporność na ataki typu side-channel. Niestety, te parametry są często zależne od siebie i optymalizacja jednego z nich pociąga za sobą pogorszenie innych. Znalezienie akceptowalnego balansu między nimi jest także wymagającym wyzwaniem. W celu realizacji koprocesora kryptograficznego do zastosowań mobilnych konieczne jest skorzystanie z rozwiązań typu.lightweight. Algorytmy tego rodzaju stanowią kompromis między zapewnieniem odpowiedniego poziomu bezpieczeństwa a relatywnie niskim zużyciem dostępnych zasobów. Rozwiązania te znajdują zastosowanie m.in. w kartach mikroprocesorowych (smartcards), znacznikach RFID (Radio-Frequency Identification), sieciach WBAN (Wireless Body Area Network), bezprzewodowych sieciach czujnikowych WSN (Wireless Sensor Network) czy Internecie rzeczy IoT (Internet of Things) [15]. W artykule dokonano przeglądu algorytmów kryptograficznych typu lightweight, uznawanych powszechnie za bezpieczne, a także ich oceny pod względ[...]

Układy logiczne – niewykorzystane szanse techniki cyfrowej dla telekomunikacji i teleinformatyki

Czytaj za darmo! »

W dzisiejszych czasach trudno sobie wyobrazić dziedzinę tech- niki, w której cyfrowe przetwarzanie sygnałów DSP (Digital Signal Processing) i obrazu DIP (Digital Image Processing) nie miałoby zasadniczego znaczenia dla systemów informacyjnych stosowa- nych w elektronice, telekomunikacji, a nawet medycynie. Można tu wymienić takie przykłady, jak: modemy telefoniczne, systemy cyfrowego szerokopasmow[...]

Specjalizowane systemy cyfrowe realizowane w technice programowalnej DOI:10.15199/59.2015.2-3.6


  Technologiczny postęp w dziedzinie wytwarzania programowalnych struktur FPGA (Field Programmable Gate Arrays), jaki się dokonał w ostatniej dekadzie XXI wieku, otworzył nowe możliwości przed projektantami systemów cyfrowych. Struktury FPGA można opisać jako macierz programowalnych komórek logicznych połączonych siecią programowalnych połączeń. Każda komórka może realizować prostą funkcję logiczną (ograniczonej liczby zmiennych), która jest definiowana przez użytkownika przy wykorzystaniu narzędzia CAD (Computer Aided Design). Typowy układ programowalny składa się z ogromnej liczby takich komórek (od 64 do ponad 1 000 000), które można użyć do sformowania złożonego systemu cyfrowego. Możliwość "manipulowania" logiką systemu cyfrowego na poziomie bramek oznacza, że projektant może skonstruować specjalizowany procesor, który efektywnie realizuje zadany algorytm. Układy FPGA - podobnie jak specjalizowane układy scalone ASIC (Application Specific Integrated Circuit) - mają możliwość realizacji funkcji zadanych przez projektanta. Jednocześnie dzięki nim udaje się uniknąć ogromnych kosztów realizacji projektu i niemożności wprowadzania zmian po etapie wytworzenia układu scalonego - co jest główną wadą techniki ASIC. Dodatkowo struktury programowalne zapewniają elastyczność procesu projektowego i łatwość dopasowania do wymagań realizowanego zadania przy optymalnym wykorzystaniu zasobów, powierzchni obwodu drukowanego PCB (Printed Circuit Board), jak również optymalizacji poboru mocy. Dzisiejsze układy FPGA zapewniają realizację całych systemów mikroprocesorowych w pojedynczym układzie scalonym SoPC (System on Programmable Chip), a nawet sieci systemów NoC (Network on a Chip), które są w stanie pokryć niezwykle szeroki zakres zastosowań. Układy z rodziny Stratix 10 firmy Altera czy z rodziny Virtex UltraScale firmy Xilinx (jedne wykonane w technologii 14 nm, drugie w technologii 16 nm) są doskonałym przykładem współczesnych układów [...]

Implementacja sprzętowa dwuwymiarowej transformacji falkowej w układach FPGA

Czytaj za darmo! »

Trudno dzisiaj wskazać dziedzinę techniki, w której cyfrowe przetwarzanie sygnałów i obrazu nie miałoby podstawowego znaczenia. Modemy telefoniczne, telewizja wysokiej rozdzielczości HDTV, telefonia komórkowa, rozpoznawanie mowy i obrazów, kompresja obrazów, diagnostyka medyczna to typowe przykłady wykorzystania układów DSP (Digital Signal Processing). Trzeba przy tym podkreślić, że powszechne stosowanie układów przetwarzania sygnałów w elektronice i telekomunikacji stało się możliwe dopiero w momencie opanowania technologii wytwarzania układów scalonych wielkiej skali integracji. To właśnie specjalizowane układy ASIC (Application Specific Integrated Circuit) jako pierwsze posłużyły praktycznej realizacji na masową skalę złożonych algorytmów przetwarzania sygnałów i obrazu. Ni[...]

Sprzętowa realizacja protokołu ipsec w strukturach programowalnych dla sieci multigigabitowych DOI:10.15199/59.2016.8-9.4


  Przedstawiono realizację bramki protokołu IPSec w układach programowalnych FPGA. Wydajność zaproponowanego rozwiązania umożliwia stosowanie ich w sieciach o szybkościach transmisji rzędu kilku Gbit/s. Słowa kluczowe: IPSec, FPGA, hardware implementation.Wraz z dynamicznie postępującym rozwojem Internetu okazało się, że globalna sieć jest wrażliwa na wiele złośliwych zachowań jej użytkowników. Dane wysyłane przez sieć są transmitowane przez dziesiątki ruterów, co sprawia, że bardzo łatwo jest je podsłuchać (packet sniffing). Stosowane są również aktywne metody ataku, obejmujące podrabianie pakietów (packet spoofing, man in the middle). Globalizacja gospodarki (np. potrzeba komunikacji oddziałów międzynarodowej korporacji) oraz konieczność ochrony pieniędzy generowanych przez e-biznes naturalnie wymusiły powstanie odpowiednich mechanizmów bezpieczeństwa. Mimo pojawienia się rozwiązań zabezpieczających transmisję w wyższych warstwach modelu OSI (np. SSL/TLS czy SSH), podjęto pracę nad IPSec - zbiorem protokołów zapewniających bezpieczeństwo w ramach warstwy trzeciej. Jego zaletą jest to, że został zaprojektowany jako mechanizm "przezroczysty" dla wyższych warstw. Współpracuje on z różnymi protokołami i umożliwia łatwe przełączanie się między algorytmami zabezpieczającymi (np. w razie złamania któregoś z nich). Dzięki IPSec można tworzyć tzw. wirtualne sieci prywatne VPN (Virtual Private Network), które odpowiadają wspomnianym potrzebom e-biznesu. Istnieje wiele różnych rozwiązań IPSec. Programowe realizacje typu open source nadają się wyłącznie do użytku domowego (np. dystrybucja Linux OpenWRT [1] przeznaczona dla domowych ruterów, która umożliwia osiągnięcie przepływności rzędu kilkudziesięciu Mbit/s). Bardziej wydajne rozwiązania potrzebują sporych zasobów sprzętowych (kilkanaście rdzeni procesora) dla osiągnięcia maksymalnej przepływności rzędu 1 Gbit/s (projekt strongSwan [2][3]). Realizacje komercyjne korzystają najczęście[...]

SPRZĘTOWY MODUŁ ZARZĄDZANIA PAMIĘCIĄ W ANALIZATORZE PAKIETÓW DLA SIECI 10G HARDWARE IMPLEMENTATION OF MEMORY MANAGEMENT IN PACKET MONITOR FOR 10G NETWORK DOI:10.15199/59.2016.8-9.40


  Układy FPGA oferują dużą szybkość przetwarzania podobną do układów ASIC oraz elastyczność znaną z realizacji programowych. To sprawia, że struktury programowalne są coraz częściej wykorzystywane do przetwarzania ruchu w sieciach o dużych szybkościach transmisji. W artykule przedstawiono koncepcję oraz realizacjęsprzętowego systemu zarządzania pamięcią dla analizatora ruchu sieciowego.Dzięki zastosowaniu techniki programowalnej tego typu rozwiązania mogą być z powodzeniem wykorzystywane w systemach bezpieczeństwa czasu rzeczywistego. Abstract:FPGA offers high performance comparable to ASIC and flexibility known from software.Programmable structures are more and more often applied ina variety of network solutions.In this paper a concept of memory management system for network flow analysis is presented in this article. Application of programmable technology allows males it possible to use this type of solutions in realtime security systems. Słowa kluczowe: analizator pakietów, FPGA, przetwarzanie ruchu sieciowego, zarządzanie pamięcią. Keywords: FPGA, memory management, network traffic computation, packet monitor. 1. WSTĘP Rozwój sieci Internet w ostatnich latach związany z pojawieniem się takich koncepcji, jak IoT (Internet of Things), SDN (Software Defined Networks) powoduje, iż konieczne jest przesyłanie i przetwarzanie coraz większej ilości informacji. Rozwój bankowości Internetowej, dystrybucja multimediów na szeroką skalę z wykorzystaniem infrastruktury CDN (Content Delivery Networks) oraz wykorzystanie sieci w koncepcji Smart City, czy Smart Grid sprawiają, że dane przesyłane w sieci stanowią główny cel dla użytkowników, który chcą przechwycić wrażliwe informacje, uzyskać nieautoryzowany dostęp do kont użytkowników bądź zasobów sieciowych, czy też podszyć się pod instytucję godną zaufania. Architekci rozwiązań sieciowych dostrzegają problem oraz konieczność identyfikacji złośliwych zachowań w sieci, takich jak a[...]

REALIZACJA SPRZĘTOWEJ JEDNOSTKI AKCELERATORA DO GENEROWANIA TĘCZOWYCH TABLIC DLA FUNKCJI SKRÓTU DOI:10.15199/59.2015.8-9.122


  Struktury programowalne są coraz częściej wykorzystywane w zastosowaniach kryptologicznych. Realizacja algorytmów kryptograficznych lub kryptoanalitycznych w układach FPGA oferuje dużą szybkość przetwarzania podobną do układów ASIC oraz dużą elastyczność podobnie, jak to jest w przypadku realizacji programowych. W artykule przedstawiono sprzętową realizację jednostki służącej do generowania tęczowych tablic wykorzystywanych podczas kryptoanalizy funkcji skrótu. Przedstawione wyniki dowodzą, że tego typu rozwiązania z powodzeniem mogą konkurować wydajnością z systemami opartymi na procesorach ogólnego przeznaczenia, przy jednoczesnych stosunkowo niewielkich wymaganiach co do zasobów sprzętowych. 1. WSTĘP Obecnie, coraz częściej w zastosowaniach kryptologicznych wykorzystuje się technologię programowalną [1][2][3]. Jest to całkowicie zrozumiałe, gdyż algorytmy stosowane w kryptologii opierają się na funkcjach realizujących skomplikowane i złożone obliczeniowo przekształcenia na ogromnych ilościach danych. Natomiast postęp technologiczny w dziedzinie układów reprogramowalnych FPGA (Field Programmable Gate Arrays), jaki nastąpił w ostatnim dziesięcioleciu otwiera nowe możliwości dla projektantów realizujących algorytmy kryptologiczne. Wykorzystanie do implementacji tych algorytmów układów FPGA daje wiele korzyści w porównaniu z realizacjami ASIC czy platformami programowymi, gdyż oferuje dużą szybkość przetwarzania podobną do układów ASIC (Application Specific Integrated Circuit) i dużą elastyczność podobnie, jak to jest w przypadku realizacji programowych. Zarówno algorytmy kryptograficzne zapewniające integralność, czy służące uwierzytelnianiu przekształcają dane w taki sposób, by stały się one niemożliwe do wykorzystania przez nieupoważnione osoby w sposób niezgodny z intencją podmiotów wymieniających te dane. W zamierzeniach twórców systemów kryptograficznych, poprawne wykorzystanie tych danych może przeprowadzić [...]

 Strona 1