Wyniki 1-3 spośród 3 dla zapytania: authorDesc:"Marek WĘGRZYN"

Modelowanie sieci Petriego w języku VHDL

Czytaj za darmo! »

Sieć Petriego dobrze nadaje się do modelowania współbieżnych układów cyfrowych, w szczególności do układów sterowania. W celu szybkiego prototypowania takich układów przygotowywane są odpowiadające im modele w językach opisu sprzętu. Opracowywane modele wykorzystywane są zarówno do celów symulacji, jak i syntezy. Implementacja odbywa się z wykorzystaniem programowalnych matryc bramkowych FPGA. Do aktualnie stosowanych języków HDL zalicza się VHDL i Verilog. W przeglądowym artykule przedstawiono sposoby modelowania sieci Petriego w języku VHDL. Abstract. Petri nets are used to specification of concurrent Logic Controllers. For rapid prototyping of such systems HDL models are prepared. Models are used for both, simulation and synthesis. As implementation technology, programmable logic,[...]

Implementacja sieci Petriego sterowania w częściowo rekonfigurowanych układach FPGA

Czytaj za darmo! »

Artykuł przedstawia zastosowanie dekompozycji równoległej sieci Petriego do celów projektowania częściowo rekonfigurowanych sterowników logicznych. Do dekompozycji sieci Petriego zastosowano metody symboliczne bazujące na analizie wybranych właściwości sieci i wyznaczaniu P-niezmienników. Otrzymane w ten sposób połączone maszyny stanów są modelowane w wybranym języku opisu sprzętu. W artykule zaprezentowano modele w języku Verilog. Do implementacji układowej wykorzystywane są układy FPGA (firmy Xilinx). Wymiana wybranej składowej maszyny stanów, podczas powtórnej implementacji i porównaniu danych konfiguracyjnych, umożliwia zmianę konfiguracji tylko wybranego fragmentu projektu plikiem różnicowym. Abstract. In the paper Petri-net decomposition based design of Logic Controller for par[...]

Analiza porównawcza narzędzi syntezy Altera Quartus II i Synthagate

Czytaj za darmo! »

W artykule przedstawiono analizę porównawczą skuteczności działania przemysłowego narzędzia syntezy układów cyfrowych FPGA (na przykładzie systemu Altera Quartus II), a narzędzia syntezy o pochodzeniu akademickim (Synthagate). Eksperymenty przeprowadzono z wykorzystaniem szeregu przykładów opisujących automaty skończone. Przedyskutowano wpływ sposobu opisu automatów na wyniki syntezy. Stwierdzono, że system Synthagate daje na ogół lepsze wyniki pod względem wykorzystania zasobów układów programowalnych oraz działa znacznie szybciej, niż narzędzie przemysłowe. Abstract. The paper presents comparison between efficiency of an industrial FPGA design software tool Altera Quartus II and similar design software tool Synthagate by Syntezza company of an academic origin. The experiments were performed using a series of examples describing the Moore finite state machines; one-hot state encoding was used in all cases. Area (number of used logical blocks) was the main parameter used for the comparison. Influence of the way of FSM description (in VHDL language) on the quality of synthesis was studied. The obtained results show that Synthagate in almost all cases performs synthesis more efficiently and essentially quicker than Altera Quartus. Section 1 presents motivation of the research; Section 2 describes problems which had to be solved to provide correctness of experimental comparison. In Section 3, the experimental results are presented. Section 4 describes still existing problems related to the comparison, which have to be solved. Section 5 presents the conclusions. (Comparative analysis of design software tools Altera Quartus II and Synthagate). Słowa kluczowe: synteza logiczna, automaty skończone, układy cyfrowe, FPGA, projektowanie wspomagane komputerowo. Keywords: logical design, finite-state machines, logical devices, FPGA, computer-aided design. Motywacja Autorzy akademickich (lub powstałych jako akademickie) narzędzi syntezy cyfrowej często[...]

 Strona 1