Wyniki 1-5 spośród 5 dla zapytania: authorDesc:"Robert SMYK"

FPGA implementation of the two-stage high-speed FIR filter in residue arithmetic


  The FIR filter is one of the main algorithms in digital signal processing. The importance of this kind of filter is due to the well-known features as the possibility of attaining linear-phase characteristics and flat-magnitude response along with the sharp fall-off beyond the passband. The FIR filter is the algorithm which requires only additions and multiplications when binary arithmetic is used. Multiplications represent the dominant part of the computational effort in the hardware FIR realization. The FIR filter may have the fixedcoefficient (FC) or variable coefficient (VC) form. The FC form is easier to implement because only multipliers by a constant are needed, which can be realized with the use of distributed arithmetic [1]. The VC form requires general multipliers that may pose a serious difficulty in the high-order filters. The situation is different in the FPGA implementations, where the DSP blocks are available and they can be used for multiplication. One of alternatives with respect to arithmetic may be the Residue Number System (RNS). The RNS [2, 3] is the general non-positional number system that has a wide range of applications in computer science and highspeed digital signal processing. In the latter area the RNS can be the effective means for the fast hardware realization of algorithms where add-multiply operations are the overwhelming part of all calculation, because the RNS permits for high-speed, full-adder level pipelined realization of addition, subtraction and multiplication. In the RNS the addition, subtraction and multiplication can be performed in small integer rings instead of in one large integer ring. This makes that the realization of the RNS computations can be carried out on the set of parallel specialized processors. An example of FIR realization with the use of residue arithmetic was given in [4]. In this work the problem of the two-stage FIR filter implementation with the [...]

Implementation of multi-operand addition in FPGA using high-level synthesis DOI:10.15199/48.2018.02.39

Czytaj za darmo! »

Multi-operand addition can be implemented in the most direct way by using two-operand carry-propagate adder (CPA) trees. But this approach is generally ineffective due to large area and long delay. Much better results can be obtained using compressor trees. Usually multi-operand addition is realized in two phases where the number of addends is compressed to two using a compressor tree and next the CPA is applied. The two classical forms of compressors are Wallace [1] and Dadda [2] trees. These trees use 3-input 2-output counters being full adders (FA) as carry-save adders (CSA) or 2-input 2-output counters. Such approach became a standard in multipliers constructed by application specific integrated circuit (ASIC) designers. Early work on parallel compressors was also presented by Gajski [3]. In the more general approach ninput m-output generalized parallel counters (GPC) are utilized for synthesis of high-speed compression trees. Their number, form and internal connection allows to roughly determine the area, delay and power consumption. The GPC synthesis was already described by Dormido et. al. [4]. The design perspective has changed with the introduction of FPGAs with their architecture containing LUTs, fast carry chains and DSP blocks [5,6,7]. The realization of multi-operand addition based on the tree of two-input ripple-carry adders became more viable but with such an approach available LUTs would be used only marginally. The use of modern 6-input LUTs gives much wider possibilities of mapping GPCs onto LUTs. In the direct approach a simple compressor that compresses six bits to three can be built using three LUTs with the common inputs but in such a case fast carry logic is not utilized. The fundamental work on compression trees in FPGAs was done by Parandeh-Afshar et. al. [8-12]. Their works also contain the review of the state-of-the art of compression trees. For the design of GPCs they used LUTs and short carry [...]

Analiza widmowa w czasie rzeczywistym prądów udarowych transformatora z zastosowaniem procesora FFT w technologii FPGA


  W artykule przedstawiono krótkookresową analizę widmową prądów udarowych transformatora, prądu załączeniowego oraz prądu zwarciowego w czasie rzeczywistym z zastosowaniem procesora FFT zrealizowanego w FPGA. Otrzymane widmo ułatwia rozróżnienie rodzaju prądu, co może przyczynić się do lepszego sterowania zabezpieczeniem różnicowoprądowym. Określono też teoretyczne przebiegi prądów dla przyjętego modelu transformatora. Przeprowadzono ponadto analizę wymagań związanych z obliczaniem widma prądu w czasie rzeczywistym. Wymagania te obejmują częstotliwość próbkowania prądu, długość transformaty DFT oraz czas obliczania widma. Transformator jest jednym z najważniejszych elementów systemu elektroenergetycznego. Jego wyłączenie, szczególnie w przypadku systemów wielkiej mocy, może spowodować znaczące straty związane z przerwą w dostawie energii elektrycznej. Z drugiej strony praca transformatora w sytuacji awaryjnej może prowadzić do uszkodzenia samego transformatora jak i powiązanych z nim urządzeń. Szybkie wyłączenie transformatora w takim przypadku może ograniczyć rozmiar ewentualnych szkód w systemie energetycznym. Główną metodą wykrywania prądów w stanach anormalnych jest stosowanie zabezpieczeń różnicowych, których podstawową zaletą jest to, że mogą reagować na zwarcia wszystkich rodzajów po obydwu stronach, jak i wewnątrz transformatora [1, 2]. Jednak rozwiązanie to ma też swoje słabe strony. Nieuzasadnione zadziałanie zabezpieczeń może nastąpić w przypadku przepływu udarowego prądu magnesowania, co zdarza się w przypadku załączenia transformatora na biegu jałowym. Prądy załączeniowe i zwarciowe mogą być trudne do rozróżnienia dla układu zabezpieczającego. Ich przykładowe przebiegi, porównanie z prądem znamionowym, przedstawiono na rys. 1. Widma częstotliwościowe prądu załączeniowego i prądu zwarciowego różnią się w istotny sposób. Metoda odróżniania tych prądów, oparta zwykle na badaniu stosunku 2. i 5. harmonicznej do podst[...]

Measurement of magnetic signals of vehicles with denoising by matched filtering with FPGA FFT processor

Czytaj za darmo! »

The work describes the sensor subsystem for the magnetic signals of vehicles based on measuring the magnetic flux density as well as denoising unit. For this purpose a set of wireless magnetic sensors is used that allows to monitor the movement of vehicles at airports, seaports and border check-points. The measured signalls serve for detection and identification of vehicles. Since every vehicle is built of ferromagnetic components it perturbs the uniformity of the Earth magnetic field. This perturbation can be measured with the use of fluxgate sensors. In order to improve the signal-to-noise ratio the differential setting of the sensorsand the matched filtering based on the FFT FPGA core are applied. Such approach makes easier the detection and identification of objects. In this work the measurement subsystem, the realization of the matched filter based on the FFT FPGA processor and the results of simulation and experimental research are presented. Streszczenie. W artykule przedstawiono podsystem czujników do pomiaru sygnałów magnetycznych od pojazdów, oparty na pomiarze indukcji magnetycznej. Do tego celu zastosowano zestaw czujników magnetycznych pracujących bezprzewodowo, który pozwala na monitorowanie ruchu pojazdów na lotniskach, w portach i punktach kontroli granicznej. Mierzone sygnały pozwalają na wykrywanie i identyfikację pojazdów. Ze względu na fakt, że każdy pojazd jest zbudowany z elementów ferromagnetycznych, które zaburzają pole magnetyczne Ziemi, zaburzenie to można zmierzyć przy zastosowaniu trójosiowych magnetometrów transduktorowych. W celu poprawienia stosunku sygnału do szumu zastosowano pomiar różnicowy i filtrację dopasowaną zrealizowaną w oparciu o procesor wykorzystujący jądro FFT w układzie FPGA. Takie podejście ułatwia wykrywanie i identyfikację obiektów. W pracy opisano system pomiarowy, realizację filtru dopasowanego wykorzystującego procesor FFT oraz rezultaty symulacji i badań eksperymentalnych (Pomiar sygnałów [...]

 Strona 1