Wyniki 11-13 spośród 13 dla zapytania: authorDesc:"Andrzej HANDKIEWICZ"

2D DCT compression in the switched-current technique DOI:10.12915/pe.2014.09.26

Czytaj za darmo! »

The article presents a methodology for designing an analogue processor for a DCT compression using methods and strategies for designing digital circuits: the row strategy, a standard digital router and an automatic synthesis of architecture from its description in a VHDL-AMS language. The correctness of work of the topography has been verified with post-layout simulations of processing an exemplary image in the compressing task, using the discrete cosine transform. The quality of processing has been compared with other solutions available in literature by calculating the PSNR and Accuracy coefficients for the processed image. The article also presents changes of the PSNR coefficient depending on the level of the applied compression. Streszczenie. W artykule zaprezentowana została metodologia projektowania analogowego procesora kompresji DCT z wykorzystaniem metod i strategii projektowania układów cyfrowych: strategii wierszowej, standardowego cyfrowego routera oraz metod automatycznej syntezy architektury z jej opisu w języku VHDL-AMS. Poprawność działania topografii zweryfikowana została symulacjami post-layoutowymi procesu przetwarzania przykładowego obrazu w zadaniu jego kompresji za pomocą dyskretnej transformaty kosinusowej. Jakość przetwarzania porównana została z innymi rozwiązaniami dostępnymi w literaturze poprzez wyliczenie współczynników PSNR oraz Accuracy dla przetworzonego obrazu. W artykule zaprezentowano również zmiany współczynnika PSNR w zależności od stopnia zastosowanej kompresji. (Kompresja dwuwymiarowa DCT w technice przełączanych prądów). Keywords: DCT compression, switched-current technique, layout synthesis, layout design automation, image processing, data compression. Słowa kluczowe: kompresja DCT, technika przełączanych prądów, synteza layoutu, automatyzacja projektowania layoutu, przetwarzanie obrazu, kompresja danych. doi:10.12915/pe.2014.09.26 Introduction The trend for miniaturisation of electronic devices a[...]

FPAA Accelerator for Machine Vision systems DOI:10.15199/48.2015.09.48

Czytaj za darmo! »

This article presents a proposition of an FPAA-type programmable accelerator for image preprocessing. The structure of the accelerator is modelled basing on CPLD digital circuits. The innovation here - is using the current mode, which makes it possible to implement the accelerator in nanometre technologies. Another original solution proposed in the work is a reconfigurable multi-output current mirror. The article describes the hardware layer and a method for programming it. An implementation of an RGB-to-YCrCb colour space converter is presented. Moreover physical parameters obtained in post-layout simulations are presented as well. The solution can be used as a standalone programmable circuit or as an IPcore for a larger analogue-digital system. Streszczenie. W artykule przedstawiono propozycję programowalnego akceleratora typu FPAA do wstępnej obróbki obrazu. Struktura akceleratora wzorowana jest na cyfrowych układach CPLD. Innowacyjność polega na wykorzystaniu trybu prądowego, co umożliwia realizację akceleratora w technologiach nanometrowych. Kolejnym oryginalnym rozwiązaniem zaproponowanym w pracy jest rekonfigurowalne wielowyjściowe zwierciadło prądowe. W artykule omówiono warstwę sprzętową oraz metodę jej programowania. Zaprezentowano implementację konwertera przestrzeni barw RGB do YCrCb w akceleratorze i przedstawiono parametry fizyczne uzyskane w symulacjach post-layoutowych. Rozwiązanie może być wykorzystane jako samodzielny układ programowalny lub IP-core większego systemu analogowo-cyfrowego. (Akcelerator FPAA dla systemów wizyjnych). Keywords: reconfigurable circuit, colour space converter, hardware acceleration, vision system, FPAA, RGB, YcrCb. Słowa kluczowe: układ rekonfigurowalny, konwerter przestrzeni barw, akceleracja sprzętowa, system wizyjny, FPAA, RGB, YCrCb. Introduction The market of digital circuits was revolutionised in the 80s with the introduction of the FPGA-type reconfigurable circuits. Implementations of th[...]

ADC z w pełni różnicowym integratorem w trybie prądowym DOI:10.15199/48.2018.09.05

Czytaj za darmo! »

Współczesne standardowe cyfrowe technologie CMOS pozwalają na realizację ADC o kilkubitowej rozdzielczości. Kilkunastobitowa rozdzielczość jest uzyskiwana jedynie dzięki przetwarzaniu potokowemu. W tej pracy pokazana jest możliwość uzyskania kilkubitowej rozdzielczości w przetworniku z integratorem pracującym w trybie prądowym. Dodatkową zaletą pracy układów analogowych w trybie prądowym jest ich zasilanie standardowym napięciem, typowym dla całego układu cyfrowego. Konieczność zwiększania napięcia zasilającego ponad standardowe bywa nie do uniknięcia dla układów pracujących w trybie napięciowym, szczególnie w przypadku ich realizacji jako układów CMOS w nanoskali [1]. Rys. 1: Sprzętowa implementacja algorytmicznego ADC Przetwornik algorytmiczny ADC Powszechnie znany algorytm przekształcania danej liczby do postaci dwójkowej polega na dzieleniu w kolejnych krokach, zadanej liczby przez 2. Bity otrzymujemy jako reszty z dzieleń. Główną wadą tego algorytmu jest zmniejszanie się próbkowanego sygnału w kolejnych krokach, np. dla liczby 10-cio bitowej ostatnia wartość jest mniejsza 1024 razy od początkowej. Modyfikacja tego algorytmu polega na mnożeniu próbkowanego sygnału S przez 2 i odejmowaniu wartości odniesienia (ang. reference) R. Jeśli w danym kroku wynik z komparatora jest dodatni to bit jest 1 i na wejście układu mnożącego podawany jest sygnał resztkowy celem obliczenia kolejnego bitu. Jeśli wynik z komparatora jest ujemny, to bit jest 0, a na wejście układu mnożącego jest podawany sygnał z nieodjętym R. Implementacja tego algorytmu jest przedstawiona na rys.1, w którym układ złożony z dwóch TG spełnia rolę jednobitowego DAC. Konieczna dla przetwarzania liczba okresów zegara jest równa liczbie bitów przetwornika. Następna próbka sygnału S może być przetwarzana po upływie tego czasu. Jednak jeśli sygnały resztkowe zostaną podane na następne identyczne układy jak na rys.1, wówczas wynik uzyskiwany jest w jednym okres[...]

« Poprzednia strona  Strona 2